Flip FET 与 CFET 的叠加感知变动性研究与对比
介观与纳米尺度物理
2025-01-28 v1
摘要
本文对 Flip FET (FFET) 进行了叠加感知变动性研究，考察了背面工艺中晶形错位对 RC 串联电容性引起的影响，并与 CFET 进行基准比较。当晶形错位达到 4 nm 时，等泄漏频率可下降最高 2.20%。发现 Drain 合并电阻随错位增大而显著恶化，并被确定为主要变动来源。通过谨慎的 DTCO 设计规则优化，可显著抑制变动性，电阻波动也大幅降低。还进行了蒙特卡洛随机实验，验证了变动性降低。与采用自对准栅极且叠加引起的错位较少的 CFET 相比，FFET 在除错位达到 8 nm（超出规格且几乎不可能）外，仍具备更好的功耗-性能优势。考虑到高 aspect ratio 工艺引起的变动性，CFET 在与 FFET 相比仍面临更大挑战。
关键词
引用
@article{arxiv.2501.16063,
title = {Overlay-aware Variation Study of Flip FET and Benchmark with CFET},
author = {Wanyue Peng and Haoran Lu and Jingru Jiang and Jiacheng Sun and Ming Li and Runsheng Wang and Heng Wu and Ru Huang},
journal= {arXiv preprint arXiv:2501.16063},
year = {2025}
}
备注
Accepted by EDTM 2025