纳米级体硅CMOS逻辑电路漏电中负载效应的建模与分析
硬件体系结构
2011-11-09 v1
摘要
在纳米级CMOS器件中，亚阈值漏电、栅极漏电和反偏结带间隧穿(BTBT)漏电的显著增加，导致逻辑电路的总漏电功耗大幅上升。漏电组件在器件级（通过器件几何形状、掺杂分布）和电路级（通过节点电压）相互作用。由于不同漏电组件在电路级的相互作用，逻辑门的漏电强烈依赖于电路拓扑结构，即连接到其输入和输出的其他逻辑门的数量与性质。本文首次分析了负载效应对漏电的影响，并提出了一种在考虑负载效应和晶体管堆叠影响下，根据逻辑级描述精确估算逻辑电路总漏电的方法。
引用
@article{arxiv.0710.4729,
title = {Modeling and Analysis of Loading Effect in Leakage of Nano-Scaled Bulk-CMOS Logic Circuits},
author = {Saibal Mukhopadhyay and Swarup Bhunia and Kaushik Roy},
journal= {arXiv preprint arXiv:0710.4729},
year = {2011}
}
备注
Submitted on behalf of EDAA (http://www.edaa.com/)