面向低功耗SoC的新型CMOS 5T-SRAM动态功耗降低
硬件体系结构
2013-02-20 v1 新兴技术
摘要
本文提出了一种在65nm CMOS工艺下具有高性能和高可靠性的新型五晶体管(5T) CMOS SRAM设计，并说明了与传统的低功耗6T SRAM相比，它如何降低动态功耗。该设计可用作处理器和低功耗便携式设备中的缓存存储器。所提出的SRAM单元相比传统6T单元面积减少约13%，并采用独特的位线和负电源电压偏置方法以及地控制架构来提升性能并抑制待机漏电流。
引用
@article{arxiv.1302.4464,
title = {Dynamic Power Reduction in a Novel CMOS 5T-SRAM for Low-Power SoC},
author = {Hooman Jarollahi and Richard F. Hobson},
journal= {arXiv preprint arXiv:1302.4464},
year = {2013}
}
备注
7 pages, CDES'10 - The 2010 International Conference on Computer Design