一种面向 STT-RAM 末级缓存的缓存能量优化技术
硬件体系结构
2014-08-12 v2
摘要
末级缓存 (LLCs) 占据巨大的芯片面积，且其规模预计将进一步增长，以弥补内存带宽和速度的局限性。由于 SRAM 器件的高漏电消耗，基于 SRAM 设计的缓存会消耗大量能量。为解决这一问题，研究人员探讨了自旋转移力矩随机存取存储器 (STT-RAM) 等新兴技术的使用，因其具有更低的漏电功耗。然而，STT-RAM 较高的写入延迟和功耗可能导致巨大的能量消耗，从而对其应用构成挑战。在本报告中，我们提出了一种基于缓存重构的技术，以提高基于 STT-RAM 的 LLC 的能效。该技术动态调整活跃缓存大小，以最小的性能损失降低缓存漏电能耗。我们选择了合适的 STT-RAM 保留时间值，以避免刷新开销并提升性能。我们使用 SPEC2006 基准测试和 Sniper x86-64 模拟器进行了单核仿真。结果表明，与具有相似面积的 STT-RAM LLC 相比，SRAM LLC 的能量损失接近 100%，性能损失为 7.3%；而采用我们技术的 STT-RAM 缓存可节省 21.8% 的能量，且仅产生 1.7% 的性能损失。
引用
@article{arxiv.1312.2207,
title = {A Cache Energy Optimization Technique for STT-RAM Last Level Cache},
author = {Sparsh Mittal},
journal= {arXiv preprint arXiv:1312.2207},
year = {2014}
}
备注
This paper has been withdrawn by the author for revising experiments