面向吞吐量和能效提升的读优化 STT-RAM 与 eDRAM 缓存层次结构
硬件体系结构
2016-08-09 v2 新兴技术
摘要
随着片上缓存存储层次结构的容量和复杂性增加，来自末级缓存（LLC）的关键负载（经常重复）的服务成本已成为主要关注点。如果没有独立指令可执行，处理器在等待访问 LLC 中缓存块存储的数据时可能会停滞相当长的时间。为了为来自 LLC 的关键负载请求提供加速服务，本工作致力于利用用自旋转移矩随机存取存储器（STT-RAM）替换基于 SRAM 的 L2 缓存所提供的额外容量，以便以独占读模式容纳频繁访问的缓存块，从而减少整体读取服务时间。我们提出的技术将 L2 缓存划分为具有不同写入性能和数据保留时间的两种 STT-RAM 配置。保留时间放宽的 STT-RAM 阵列用于有效处理常规 L2 缓存请求，而 L2 中的高保留时间 STT-RAM 阵列则用于维护来自 LLC 的重复读取访问缓存块，同时产生可忽略不计的数据保留能耗。实验结果表明，与传统的基于 SRAM 的 L2 设计相比，所提出的技术可将 PARSEC 基准测试套件上的平均 L2 读取缺失率降低 51.4%，并将 IPC 平均提高 11.7%，同时显著降低总 L2 能耗。
引用
@article{arxiv.1607.08086,
title = {Read-Tuned STT-RAM and eDRAM Cache Hierarchies for Throughput and Energy Enhancement},
author = {Navid Khoshavi and Xunchao Chen and Jun Wang and Ronald F. DeMara},
journal= {arXiv preprint arXiv:1607.08086},
year = {2016}
}