ARC：面向能效多核处理器的DVFS感知非对称保留STT-RAM缓存
计算机与社会
2024-07-30 v1 硬件体系结构
摘要
放松保留（或易失性）自旋传输阻力RAM（STT-RAM）已被广泛研究作为降低STT-RAM写入能耗和延迟开销的办法。鉴于具有放松保留时间的STT-RAM一级缓存（L1），我们分析了动态电压和频率缩放（DVFS）——现代处理器中常见的优化技术——对STT-RAM L1缓存设计的影响。我们的分析表明，除了不同应用程序可能需要不同的保留时间外，时钟频率——这在大多数STT-RAM研究中被忽视——也可能显著影响应用程序的保留时间需求。基于我们的发现，我们提出了一种用于多核架构的非对称保留核心（ARC）设计。ARC特色于保留时间的异构性，以针对应用程序需求专门化STT-RAM的保留时间。我们还提出了一种运行时预测模型，用于确定基于应用程序特征、其保留时间需求以及可用的DVFS设置，在哪个核心上运行应用程序。结果表明，与均匀STT-RAM缓存设计相比，所提出的方法可将平均缓存能耗降低20.19%，整体处理器能耗降低7.66%。
引用
@article{arxiv.2407.19612,
title = {ARC: DVFS-Aware Asymmetric-Retention STT-RAM Caches for Energy-Efficient Multicore Processors},
author = {Dhruv Gajaria and Tosiron Adegbija},
journal= {arXiv preprint arXiv:2407.19612},
year = {2024}
}