分级延迟 DRAM：以低成本实现低延迟主存

Donghyuk Lee; Yoongu Kim; Vivek Seshadri; Jamie Liu; Lavanya Subramanian; Onur Mutlu

分级延迟 DRAM：以低成本实现低延迟主存

硬件体系结构 2018-05-09 v1

作者: Donghyuk Lee , Yoongu Kim , Vivek Seshadri , Jamie Liu , Lavanya Subramanian , Onur Mutlu

摘要

本文总结了发表于 HPCA 2013 的分级延迟 DRAM（TL-DRAM）的思想，并考察了该工作的意义与未来潜力。DRAM 的容量与每比特成本在历史上不断扩展，以满足日益庞大复杂的计算机系统之需。然而，DRAM 延迟几乎保持不变，使内存延迟成为当今系统的性能瓶颈。我们观察到，高访问延迟并非 DRAM 固有，而是为降低每比特成本所做的权衡。为缓解 DRAM 感应结构的高面积开销，商用 DRAM 通过称为位线的导线将许多 DRAM 单元连接到每个灵敏放大器。这些位线因其长长度而具有高寄生电容，且该位线电容是 DRAM 延迟的主要来源。专用的低延迟 DRAM 使用单元更少的较短位线，但因更大的灵敏放大器面积开销而具有更高的每比特成本。为同时实现低延迟与低每比特成本，我们引入了分级延迟 DRAM（TL-DRAM）。在 TL-DRAM 中，每条长位线由一个隔离晶体管分割成两段较短的段，使其中一段能以短位线 DRAM 的延迟被访问，而不产生高每比特成本。我们提出了将该低延迟段用作硬件管理或软件管理缓存的机制。我们的评估显示，所提机制改善了单核与多道工作负载的性能和能效。分级延迟 DRAM 启发了若干其他关于以极少乃至无架构修改降低 DRAM 延迟的工作。

关键词

分级延迟 DRAM DRAM 延迟位线灵敏放大器缓存能效

引用

@article{arxiv.1805.03048,
  title  = {Tiered-Latency DRAM: Enabling Low-Latency Main Memory at Low Cost},
  author = {Donghyuk Lee and Yoongu Kim and Vivek Seshadri and Jamie Liu and Lavanya Subramanian and Onur Mutlu},
  journal= {arXiv preprint arXiv:1805.03048},
  year   = {2018}
}

备注

arXiv admin note: substantial text overlap with arXiv:1601.06903

分级延迟 DRAM：以低成本实现低延迟主存

摘要

关键词

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