利用 DRAM 中行级时间局部性降低访存延迟
硬件体系结构
2018-05-11 v1
摘要
本文总结了发表于 HPCA 2016 [51] 的 ChargeCache 思想,并考察该工作的意义与未来潜力。DRAM 延迟持续成为系统性能的关键瓶颈。本工作中,我们开发了一种低成本机制 ChargeCache,可在不对 DRAM 芯片作任何修改的情况下,实现对 DRAM 中最近访问行的更快访问。我们的机制基于一关键观察:最近访问的行具有更多电荷,因而随后对同一行的访问可更快完成。为利用该观察,我们提出在内存控制器中的一张表里跟踪最近访问行的地址。若后续的 DRAM 请求命中该表,内存控制器便采用更低的时序参数,从而降低 DRAM 延迟。行地址在指定时长后被移出该表,以确保电荷泄漏过多的行不会以更低延迟被访问。我们在多种工作负载上评估了 ChargeCache,结果表明其为单核与多核系统均带来显著的性能与能耗收益。
引用
@article{arxiv.1805.03969,
title = {Exploiting Row-Level Temporal Locality in DRAM to Reduce the Memory Access Latency},
author = {Hasan Hassan and Gennady Pekhimenko and Nandita Vijaykumar and Vivek Seshadri and Donghyuk Lee and Oguz Ergin and Onur Mutlu},
journal= {arXiv preprint arXiv:1805.03969},
year = {2018}
}
备注
arXiv admin note: substantial text overlap with arXiv:1609.07234