CLR-DRAM：一种支持动态容量-延迟权衡的低成本 DRAM 架构
硬件体系结构
2020-05-27 v1
摘要
DRAM 是主流的主存技术，但其长访问延迟会限制许多工作负载的性能。尽管先前工作提供了降低 DRAM 访问延迟的设计，但其减小的存储容量阻碍了需要大内存容量的工作负载的性能。由于容量-延迟权衡在设计时就已固定，以往工作无法在差异巨大且动态变化的工作负载需求下实现最大性能。本文提出容量-延迟可重配置 DRAM（CLR-DRAM），一种以低成本实现动态容量-延迟权衡的新 DRAM 架构。CLR-DRAM 允许对任意 DRAM 行进行动态重配置，以在两种工作模式间切换：1）最大容量模式，其中每个 DRAM 单元独立工作，达到与密度优化的商用 DRAM 芯片近似相同的存储密度；2）高性能模式，其中 DRAM 行中两个相邻 DRAM 单元及其灵敏放大器耦合，作为由单个逻辑灵敏放大器驱动的单个低延迟逻辑单元工作。我们通过在每个 DRAM 子阵列中添加隔离晶体管来实现 CLR-DRAM。我们的评估表明，在四核多程序工作负载下，CLR-DRAM 平均可提升系统性能 18.6% 并降低 DRAM 能耗 29.7%。我们相信 CLR-DRAM 为系统适应工作负载多样化且动态变化的内存容量与访问延迟需求开辟了新研究方向。
引用
@article{arxiv.2005.12775,
title = {CLR-DRAM: A Low-Cost DRAM Architecture Enabling Dynamic Capacity-Latency Trade-Off},
author = {Haocong Luo and Taha Shahroodi and Hasan Hassan and Minesh Patel and Abdullah Giray Yaglikci and Lois Orosa and Jisung Park and Onur Mutlu},
journal= {arXiv preprint arXiv:2005.12775},
year = {2020}
}
备注
This work is to appear at ISCA 2020