分级延迟DRAM (TL-DRAM)
硬件体系结构
2016-01-27 v1
摘要
本文总结了发表于HPCA 2013的分级延迟DRAM (TL-DRAM) 的思想。TL-DRAM的关键目标是以低成本提供低DRAM延迟，这是现代存储系统中的一个关键问题。为此，TL-DRAM通过分段位线，在DRAM子阵列设计中引入异构性，从而在该子阵列中创建一个低延迟、低能耗、低容量的部分（称为近段），其靠近灵敏放大器，以及一个高延迟、高能耗、高容量的部分，其远离灵敏放大器。因此，DRAM变得异构化，其中一小部分具有较低延迟，而大部分具有较高延迟。可采用各种技术来利用低延迟近段和这种新的异构DRAM基底，包括基于硬件的缓存以及基于软件的缓存和在近段中频繁使用数据的内存分配。使用此类简单技术的评估显示了显著的性能和能效优势。
引用
@article{arxiv.1601.06903,
title = {Tiered-Latency DRAM (TL-DRAM)},
author = {Donghyuk Lee and Yoongu Kim and Vivek Seshadri and Jamie Liu and Lavanya Subramanian and Onur Mutlu},
journal= {arXiv preprint arXiv:1601.06903},
year = {2016}
}
备注
This is a summary of the original paper, entitled "Tiered-Latency DRAM: A Low Latency and Low Cost DRAM Architecture" which appears in HPCA 2013