用于人工神经网络中高能效突触存储的显著性驱动混合8T-6T SRAM
神经与进化计算
2017-11-13 v1
摘要
多层人工神经网络（ANN）在分类与识别应用中已得到广泛利用。此类网络的规模与复杂性，加上通用计算平台的不足，引发了人们对开发高效硬件实现的浓厚兴趣。本工作中，我们专注于为突触权重设计高能效的片上存储。为最小化此类大规模网络典型数字CMOS实现的功耗，可通过降低时钟频率使数字神经元在缩放电压下可靠工作。相反，采用传统6T SRAM设计的片上突触存储在降压下易出现位元故障。然而，神经网络对微小突触权重扰动固有的误差弹性使我们能够缩放6T SRAM的工作电压。我们在一个广泛使用的数字识别数据集上的分析表明，电压可从标称工作电压（950mV）缩放200mV，而精度几乎无损失（小于0.5%）（22nm预测技术）。进一步缩放会因突触权重最高有效位（MSBs）故障概率增加而引发显著性能退化。因此，我们提出一种显著性驱动混合8T-6T SRAM，其中敏感的MSBs存储于8T位元中，由于读写路径解耦，其在缩放电压下稳健。为进一步最小化面积代价，我们提出一种由多个8T-6T SRAM存储体组成的突触敏感性驱动混合存储架构。我们的电路到系统级仿真框架显示，所提出的突触敏感性驱动架构在分类精度损失小于1%的情况下，实现了存储访问功耗降低30.91%，面积开销增加10.41%。
引用
@article{arxiv.1602.08556,
title = {Significance Driven Hybrid 8T-6T SRAM for Energy-Efficient Synaptic Storage in Artificial Neural Networks},
author = {Gopalakrishnan Srinivasan and Parami Wijesinghe and Syed Shakib Sarwar and Akhilesh Jaiswal and Kaushik Roy},
journal= {arXiv preprint arXiv:1602.08556},
year = {2017}
}
备注
Accepted in Design, Automation and Test in Europe 2016 conference (DATE-2016)