面向对抗鲁棒神经网络的效率驱动硬件优化
机器学习
2021-09-08 v1 硬件体系结构
摘要
随着物联网(IoT)时代在嵌入式设备中赋能智能的需求不断增长,深度神经网络(DNNs)的安全硬件实现已变得必不可少。我们将聚焦于如何通过效率驱动硬件优化来解决DNN的对抗鲁棒性问题。由于存储器(具体而言,点积运算)是DNN的关键耗能部件,过去的硬件方法集中于优化存储器。其中一种方法是具有混合6T-8T SRAM单元的近似数字CMOS存储器,其支持电源电压(Vdd)缩放以实现低功耗运行,且不会因6T单元中发生的读/写失效而显著影响性能。本文中,我们展示了混合6T-8T存储器中6T单元的位错误如何最小化DNN中的对抗扰动。本质上,我们发现对于不同的8T-6T比例和缩放Vdd运行配置,混合存储器架构中产生的噪声被限制在特定界限内。该硬件噪声可能干扰DNN中对抗攻击的生成,从而产生鲁棒性。另一种存储器优化方法涉及使用模拟忆阻交叉阵列,其以低能耗和小面积需求高效执行矩阵-向量乘法(MVMs)。然而,交叉阵列通常受固有非理想性影响,导致MVM执行错误,造成DNN精度下降。我们将展示通过交叉阵列非理想性体现的固有硬件变化如何在不做任何额外优化的情况下,赋予所映射DNN对抗鲁棒性。
引用
@article{arxiv.2105.04003,
title = {Efficiency-driven Hardware Optimization for Adversarially Robust Neural Networks},
author = {Abhiroop Bhattacharjee and Abhishek Moitra and Priyadarshini Panda},
journal= {arXiv preprint arXiv:2105.04003},
year = {2021}
}
备注
6 pages, 8 figures, 3 tables; Accepted in DATE 2021 conference. arXiv admin note: text overlap with arXiv:2008.11298