一种65nm可靠的6T CMOS SRAM单元，采用最小尺寸晶体管
硬件体系结构
2024-11-28 v1
摘要
当使用单元比和升压比均为1的单元时，最小面积SRAM存储单元才得以实现，因此我们分析了将单元比从常规值（介于1.5-2.5之间）降低到1的可能性。我们分析了这一选项对面积、功耗、性能和稳定性的影响，结果表明受影响最大的参数是读取稳定性，尽管这种影响可以通过文献中提出的一些读取辅助电路来克服。主要优势包括布局规则性的提升，以及随之而来的可变性容忍性提高，单元面积降低25%（相对于单元比为2的单元），漏电流改善35%，以及能量耗散减少和每位软错误率约30%的改善。
引用
@article{arxiv.2411.18114,
title = {A 65-nm Reliable 6T CMOS SRAM Cell with Minimum Size Transistors},
author = {Gabriel Torrens and Bartomeu Alorda and Cristian Carmona and Daniel Malagon-Perianez and Jaume Segura and Sebastia Antoni Bota},
journal= {arXiv preprint arXiv:2411.18114},
year = {2024}
}
备注
9 pages, 13 figures