面向 SRAM 阵列功耗、面积、延迟积优化的混合单元分配与尺寸设计
硬件体系结构
2019-02-04 v1
摘要
存储器在数字系统的总功耗预算与面积中占相当大比例。此外,它通常是处理单元的性能瓶颈。因此,针对功耗、面积与延迟(PAD)之积优化存储器至关重要。我们提出一种基于多尺寸与双阈值电压(dual-Vth)SRAM 单元的混合单元分配方法,相较传统单元分配将 PAD 代价函数改善 34%。我们还利用 SRAM 单元尺寸设计来最小化数据保持电压(DRV),以及 SRAM 阵列中读、写操作电压。在 32nm 工艺下的实验结果表明,相较传统单元设计与分配,所提混合单元分配与单元尺寸方法结合可使 PAD 降低至多 41%。
引用
@article{arxiv.1902.00484,
title = {Hybrid Cell Assignment and Sizing for Power, Area, Delay Product Optimization of SRAM Arrays},
author = {Ghasem Pasandi and Raghav Mehta and Massoud Pedram and Shahin Nazarian},
journal= {arXiv preprint arXiv:1902.00484},
year = {2019}
}
备注
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II: EXPRESS BRIEF (DOI: 10.1109/TCSII.2019.2896794)