驯服CNFET工艺偏差以实现高效末级缓存设计
硬件体系结构
2021-08-12 v1 新兴技术
摘要
碳纳米管场效应晶体管（CNFET）因其远高于 CMOS 晶体管的速度与能效而成为有前景的替代方案，这使得该工艺特别适用于构建能耗密集的末级缓存（LLC）。然而，CNFET 中由不完善制造引起的工艺偏差（PVs）导致较大的时序变化，且最坏情况时序严重限制了 LLC 的运行速度。特别地，我们观察到基于 CNFET 的缓存延迟分布与 LLC 布局密切相关。对于两种典型的 LLC 布局——即碳纳米管（CNT）生长方向分别对齐缓存路方向和缓存组方向——我们提出了变异感知组对齐（VASA）缓存和变异感知路对齐（VAWA）缓存，并结合相应的缓存优化（如数据混洗和页映射），以对频繁使用的数据实现低延迟缓存。根据我们的实验，优化后的 LLC 在两种不同 CNFET 布局上分别比基线设计平均访问延迟降低 32% 和 45%，同时整体性能分别提升 6% 和 9%，能耗分别降低 4% 和 8%。此外，在统一模型中同时考虑架构引起的延迟偏差和 PV 引起的延迟偏差，我们将 VAWA 和 VASA 缓存设计扩展至基于 CNFET 的 NUCA，所提出的 NUCA 相比直接的变异感知 NUCA 实现了显著的性能提升与节能。
引用
@article{arxiv.2108.05023,
title = {Taming Process Variations in CNFET for Efficient Last Level Cache Design},
author = {Dawen Xu and Zhuangyu Feng and Cheng Liu and Li Li and Ying Wang and Yuanqing Cheng and Huawei Li and Xiaowei Li},
journal= {arXiv preprint arXiv:2108.05023},
year = {2021}
}
备注
13 pages, extended on top of "Exploring emerging CNFET for efficient last level cache design" published in ASPDAC'19