负电容使 FinFET 缩放突破 3nm 节点
应用物理
2021-06-02 v1
摘要
借助 TCAD 对负电容 FinFET（NC-FinFET）的缩放进行了综合研究。我们显示 NC-FinFET 可缩放至“2.1nm 节点”乃至行业“3nm 节点”之后两代的几乎“1.5nm 节点”，后者具有 16nm Lg，且依国际器件与系统路线图（IRDS）为最后一代 FinFET 节点。此外，对于中间节点，NC-FinFET 能在优于目标的 VDD 下满足 IRDS 的 Ion 与 Ioff 指标。负电容（NC）的益处包括改善亚阈值摆幅（SS）、漏致势垒降低（DIBL）、Vt 滚降、跨导与 Id 之比（Gm/Id）、输出电导与 Id 之比（Gd/Id），以及更低的 VDD。通过改善铁电（FE）与介电（DE）间的电容匹配，或可进一步缩放。
引用
@article{arxiv.2007.14448,
title = {Negative Capacitance Enables FinFET Scaling Beyond 3nm Node},
author = {Ming-Yen Kao and Harshit Agarwal and Yu-Hung Liao and Suraj Cheema and Avirup Dasgupta and Pragya Kushwaha and Ava Tan and Sayeef Salahuddin and Chenming Hu},
journal= {arXiv preprint arXiv:2007.14448},
year = {2021}
}