现代 FPGA 上用于神经网络加速的降压运行实验研究
机器学习
2021-01-01 v2
摘要
我们实证评估了一种欠压技术，即把电路供电电压降至标称水平以下，以提升映射到现场可编程门阵列（FPGAs）的卷积神经网络（CNN）加速器的功率效率。在安全工作电压以下欠压会因电路延迟过度增加而导致时序故障。我们评估了此类加速器的可靠性-功耗权衡。具体而言，我们实验研究了真实 FPGA 多个组件的降压运行，刻画了 CNN 加速器相应的可靠性行为，提出了最小化降压运行缺陷的技术，并将欠压与架构级 CNN 优化技术（即量化与剪枝）结合。我们探究了环境温度对此类加速器可靠性-功耗权衡的影响。我们在三块相同的现代 Xilinx ZCU102 FPGA 平台样本上以五个最先进的图像分类 CNN 基准进行了实验。该方法使我们能研究欠压技术对软件与硬件可变性的影响。我们通过欠压实现了超过 3 倍的功率效率（GOPs/W）提升。其中 2.6 倍增益来自消除电压保护带区域，即 FPGA 厂商为保障最坏环境与电路条件下正确功能而设定的标称水平以下的安全电压区域。43% 的功率效率增益来自保护带以下的进一步欠压，其代价是 CNN 加速器的精度损失。我们评估了一种可防止该精度损失的有效降频技术，发现其将功率效率增益从 43% 降至 25%。
引用
@article{arxiv.2005.03451,
title = {An Experimental Study of Reduced-Voltage Operation in Modern FPGAs for Neural Network Acceleration},
author = {Behzad Salami and Erhan Baturay Onural and Ismail Emir Yuksel and Fahrettin Koc and Oguz Ergin and Adrian Cristal Kestelman and Osman S. Unsal and Hamid Sarbazi-Azad and Onur Mutlu},
journal= {arXiv preprint arXiv:2005.03451},
year = {2021}
}
备注
To appear at the DSN 2020 conference