基于势阱的掺杂硅槽纳米级 FDSOI MOSFET 的洞见——基于仿真与器件物理的研究：第二部分：向 10 nm 栅长的可扩展性
应用物理
2020-07-07 v1
摘要
PWFDSOI MOSFET 中的掺杂硅区域（槽）通过减少参与关态电流的载流子数量，使关态电流显著降低。本文所呈现的关于 PWFDSOI MOSFET 的仿真与器件物理研究重点在于该器件向 10 nm 栅长的可扩展性及其相关信息。在 10 nm 栅长 PWFDSOI MOSFET 中实现了 7.6 x 10^5 的高 ION/IOFF 比以及 87 mV/decade 的亚阈值摆幅。该研究在未应变硅沟道器件上进行。
引用
@article{arxiv.2007.02336,
title = {Insight into Potential Well Based Nanoscale FDSOI MOSFET Using Doped Silicon Tubs- A Simulation and Device Physics Based Study: Part II: Scalability to 10 nm Gate Length},
author = {Shruti Mehrotra and S. Qureshi},
journal= {arXiv preprint arXiv:2007.02336},
year = {2020}
}