面向 Xilinx 7 系列 FPGA 的硬件高效准确 4 位乘法器
硬件体系结构
2025-10-27 v1
摘要
随着物联网和边缘推理的不断增长，同时优化基于查找表 (LUT) 的乘法器的面积和时延成为实现大量低位宽运算并行的需求日益增长。本文提出一种仅使用 11 个 LUT 和两个 CARRY4 块的硬件高效准确 4 位乘法器设计，用于 AMD Xilinx 7 系列 FPGA。通过重新组织映射到 LUT 的逻辑函数，本方法在保持原有 12-LUT 设计的基础上减少一个 LUT 的数量，同时缩短关键路径。评估结果表明，该电路实现了最小资源用量和 2.750 ns 的 critical-path 时延。
关键词
引用
@article{arxiv.2510.21533,
title = {Hardware-Efficient Accurate 4-bit Multiplier for Xilinx 7 Series FPGAs},
author = {Misaki Kida and Shimpei Sato},
journal= {arXiv preprint arXiv:2510.21533},
year = {2025}
}
备注
5 pages, 5 figures