基于 BCH 码的 GF(2m) 多项式基比特并行乘法器高效故障检测架构
信息论
2023-03-15 v4 人机交互
math.IT
摘要
有限域乘法器主要用于当今许多尖端数字系统，其比特并行操作的硬件实现可能需要数百万逻辑门。数字设计中的自然原因或软错误可能导致其中部分门在运行中发生故障，从而使乘法器产生错误输出。为确保它们不易受错误影响，采用高效且具备高故障检测能力的有限域乘法器实现至关重要。本文中，我们针对近期一种 GF(2m) 上的比特并行多项式基乘法器提出一种新颖的故障检测方案，该方法旨在获得有限域乘法器的高故障检测性能，同时保持低复杂度实现，这利于智能卡等资源受限应用。所提方法基于 BCH 纠错码，具有面积-延迟高效架构。实验结果表明，对于带 5 位错误的 45 位乘法器，与 [18] 中现有方法相比，所提检错纠错架构的关键路径延迟减少了 37% 和 49%。此外，带 5 位错误的 45 位乘法器面积开销在 80% 以内，显著低于 [18] 中现有的最优基于 BCH 的有限域乘法器故障检测方法。
引用
@article{arxiv.2209.13388,
title = {Efficient Fault Detection Architecture of Bit-Parallel Multiplier in Polynomial Basis of GF(2m) Using BCH Code},
author = {Saeideh Nabipour and Javad Javidan and Gholamreza Zare Fatin},
journal= {arXiv preprint arXiv:2209.13388},
year = {2023}
}
备注
There are some errors in simulation results