通过 BCH 码优化设计提升多级 NOR 与 NAND 闪存的数据存储可靠性及纠错能力
信息论
2023-07-18 v1 硬件体系结构
math.IT
摘要
最新一代闪存中晶体管的尺寸缩减导致了这些设计中的编程和数据擦除问题。因此，确保可靠的数据存储已成为这些存储器结构的重大挑战。为应对该挑战，诸如 BCH（Bose-Chaudhuri-Hocquenghem）码之类的纠错码被应用于这些存储器的控制器中。在解码 BCH 码时，两个关键因素是纠错延迟和每个子块的硬件需求。本文提出了一种有效方案，以提升纠错速度并优化解码器电路的效率。其建议为 BCH 解码器的子块实现并行架构并利用流水线技术。此外，为降低 BCH 解码器块的硬件需求，引入了一种基于异或共享的算法，以消除搜索 Chien 块中的冗余门。所提出的解码器使用 VHDL 硬件描述语言进行仿真，随后用 Xilinx ISE 软件综合。仿真结果表明，与同类方法相比，所提算法不仅显著减少了纠错时间，还明显降低了 BCH 解码器块的硬件开销。
引用
@article{arxiv.2307.08084,
title = {Enhancing Data Storage Reliability and Error Correction in Multilevel NOR and NAND Flash Memories through Optimal Design of BCH Codes},
author = {Saeideh Nabipour and Javad Javidan},
journal= {arXiv preprint arXiv:2307.08084},
year = {2023}
}
备注
21 pages, 4 figures