利用 GF(2m) 多项式基的位并行乘法器高效故障检测的高速面积高效硬件架构
信息论
2023-07-27 v3 硬件体系结构
math.IT
摘要
有限域乘法器的使用在当代数字系统中十分普遍，其位并行操作的硬件实现常需数百万逻辑门。然而，各类数字设计问题，无论是固有的还是源于软错误，均可导致门故障，最终造成门 malfunction，进而导致乘法器输出错误。因此，为防止易受错误影响，必须采用具备强健故障检测能力的可靠有限域乘法器实现。为在保持低复杂度实现的同时获得有限域乘法器的最佳故障检测性能，本研究提出了一种针对近期 GF(2m) 上多项式基位并行乘法器的新故障检测方案。所提方法的核心概念围绕高效 BCH 解码器的实现，其利用 Berlekamp-Rumsey-Solomon (BRS) 算法与 Chien 搜索方法以最小延迟有效定位错误。我们的综合结果表明，针对带 5 位错误的 45 位乘法器，所提错误检测与纠正架构的关键路径延迟比现有设计降低 37% 与 49%。此外，带五位错误的 45 位被乘数的硬件复杂度仅为 80%，远少于最先进的基于 BCH 的故障识别技术（如 TMR、汉明单错纠正及基于 LDPC 的有限域乘法方法），这对于智能卡、IoT 设备与植入式医疗设备等受限应用颇为理想。
引用
@article{arxiv.2306.13347,
title = {High-Speed Area-Efficient Hardware Architecture for the Efficient Detection of Faults in a Bit-Parallel Multiplier Utilizing the Polynomial Basis of GF(2m)},
author = {Saeideh Nabipour and Javad Javidan},
journal= {arXiv preprint arXiv:2306.13347},
year = {2023}
}
备注
6 pages, 4 figures. arXiv admin note: substantial text overlap with arXiv:2209.13388