用于快速傅里叶变换架构的流水线数字切片无乘法器蝶形的片上实现
信号处理
2018-08-09 v1
摘要
对无线通信的需求推动了通信系统向高性能发展。然而，影响通信能力的主要瓶颈是快速傅里叶变换（FFT），其是大多数调制器的核心。本研究提出了一种用于 FFT 结构的流水线数字切片无乘法器蝶形的片上实现。为降低蝶形中的计算复杂度，在 Radix-2 按时间抽取（DIT）FFT 结构的关键路径中采用了数字切片无乘法器单常数技术。所提出的设计侧重于芯片实现中速度与有源硅面积之间的权衡。利用 MATLAB 软件对新架构进行了研究与仿真。在 Xilinx ISE 环境中导出 Verilog HDL 代码以描述 FFT 蝶形功能，并下载至 Virtex II FPGA 板。随后，使用 Virtex-II FG456 Proto 板在真实硬件上实现并测试该设计。结果表明，综合报告显示最大时钟频率为 549.75 MHz，总等效门数为 31,159，相较 Radix 2 FFT 蝶形有显著改进。与仅能运行于最大时钟频率 198.987 MHz 的传统蝶形架构以及仅能运行于最大时钟频率 220.160 MHz 的传统乘法器相比，所提系统表现出更优结果。FFT 蝶形的最大时钟频率提升约 276.28%，乘法器提升约 277.06%。可得出结论：用于 FFT 结构的流水线数字切片无乘法器蝶形的片上实现是解决影响 FFT 通信能力问题的有效手段，并对未来相关研究与领域具有巨大潜力。
引用
@article{arxiv.1808.02521,
title = {On-Chip Implementation of Pipeline Digit-Slicing Multiplier-Less Butterfly for Fast Fourier Transform Architecture},
author = {Rozita Teymourzadeh and Yazan Samir and Masuri Othman and Mok Vee Hong},
journal= {arXiv preprint arXiv:1808.02521},
year = {2018}
}
备注
arXiv admin note: substantial text overlap with arXiv:1806.04570