基于 FPGA 的扭曲 Edward 曲线密码学硬件加速器低延迟实现（素域上）
密码学与安全
2025-05-01 v1 网络与互联网体系结构
摘要
任何椭圆曲线密码学硬件加速器的性能显著依赖于底层点乘（PM）架构效率。本文提出了一种基于字段可编程门阵列（FPGA）的模块算术、群运算和点乘单元实现，针对扭曲 Edward 曲线（Edwards25519）在 256 位素域上进行。我们开发了一种原创的统一点运算模块架构，以项目坐标执行点加法和点双倍运算于单个模块内，仅需 646 个时钟周期，并确保比常规方法更高的安全水平。该提议的点乘模块消耗 1.4 毫秒时间，在最高时钟频率 117.8 MHz 下使用 164,730 个时钟周期，实现 183.38 kbps 的吞吐量，部署于 Xilinx Virtex-5 FPGA 平台，key 长度为 256 位。对延迟和吞吐量在 various recent works 之间的比较表明我们提议 PM 架构的有效性。最后，该高吞吐和低延迟 PM 架构将是高速无线通信网络中快速数据加密的优选方案。
关键词
引用
@article{arxiv.2504.21342,
title = {Low latency FPGA implementation of twisted Edward curve cryptography hardware accelerator over prime field},
author = {Md Rownak Hossain and Md Sazedur Rahman and Kh Shahriya Zaman and Walid El Fezzani and Mohammad Arif Sobhan Bhuiyan and Chia Chao Kang and Teh Jia Yew and Mahdi H. Miraz},
journal= {arXiv preprint arXiv:2504.21342},
year = {2025}
}