用于内积阵列的具有降低活跃度与最小化互连的低延迟在线乘法器
硬件体系结构
2023-05-17 v1 机器学习
摘要
乘法是许多现代应用（包括信号处理和神经网络）中不可或缺的核心操作之一。传统的右到左（RL）乘法器在此类应用中显著贡献了功耗、面积占用和关键路径延迟。本文提出一种基于在线或左到右（LR）算术的低延迟乘法器，其通过数位级流水线化提高吞吐并降低延迟。在线算术由于最高有效数字优先的操作模式，使得连续操作无论数据依赖如何均可重叠执行。为产生最高有效数字优先，其采用冗余数系，从而可实现无进位加法，因此算术操作的延迟与操作数位宽无关。操作从左至右逐数位串行执行，这使得切片活跃度逐步增加，适合在可重构器件上实现。在线算法的串行特性以及活跃切片的渐增/渐减使互连和信号活跃度最小化，从而整体降低面积和功耗。我们提出了两种在线乘法器：两输入均为串行，以及一输入串行一输入并行。所提乘法器的流水线与非流水线设计已在 Synopsys Design Compiler 上采用 GSCL 45nm 工艺综合。已使用广泛使用的性能度量进行详尽对比分析。结果表明所提在线乘法器优于 RL 乘法器。
引用
@article{arxiv.2304.12946,
title = {Low-Latency Online Multiplier with Reduced Activities and Minimized Interconnect for Inner Product Arrays},
author = {Muhammad Usman and Milos Ercegovac and Jeong-A Lee},
journal= {arXiv preprint arXiv:2304.12946},
year = {2023}
}