面向 FPGA 的乘子设计：通过 DSP 与逻辑资源权衡面积-时延

设计 FPGA 中的乘子时面临的主要挑战是解决多个权衡：一方面在性能层面，另一方面在资源层面利用 DSP 模块或查找表（LUT）。鉴于 DSP 资源相对有限，DSP 的欠或过度利用问题此前通过乘子分块概念得到解决，即通过 DSP 和小型补充 LUT 乘子组件出售乘子。但总是存在分块式乘子与 radix-4 Booth-Array 之间存在效率差距。虽然单体 Booth-Array 在许多现代 FPGA 架构中在 LUT 资源方面显著更高效，但通常在关键路径时延（或流水线化时延）方面显著高于由分块设计的乘子。本文提出并分析了将较小 Booth-Array 作为子乘子集成到现有分块方法中的用法，从而实现在利用用户指定 DSP 数量的前提下，实现面积与时延之间的更佳权衡。合成实验表明，与大型 Booth-Array 相比，关键路径时延可显著降低，同时实现了相对于以前分块方法的显著 LUT 资源降低。