VersaSlot：基于大小插槽与实时迁移的 FPGA 集群高效细粒度共享
分布式、并行与集群计算
2025-12-30 v3
摘要
随着 FPGA 在数据中心计算中作为按需应用加速器日益普及，动态部分重配置（DPR）已成为一种用于 FPGA 多路复用的有效细粒度共享技术。然而，当前的 FPGA 共享面临由 DPR 引入的部分重配置争用和任务执行阻塞问题，这显著降低了应用性能。在本文中，我们提出了 VersaSlot，一种高效的时空 FPGA 共享系统，其具有新颖的 Big{.}Little 插槽架构，能够有效解决争用和任务阻塞问题，同时提高资源利用率。针对异构的 Big{.}Little 架构，我们引入了高效的插槽分配与调度算法，以及无缝的跨板切换和实时迁移机制，以最大化整个集群的 FPGA 多路复用。我们在由最新 Xilinx UltraScale+ FPGA (ZCU216) 组成的 FPGA 集群上评估了 VersaSlot 系统，并将其性能与四种现有调度算法进行了比较。结果表明，VersaSlot 的平均响应时间比传统的时间 FPGA 多路复用低 13.66 倍，比最先进的时空共享系统的平均响应时间提升高达 2.19 倍。此外，VersaSlot 使 LUT 和 FF 资源利用率平均分别提高了 35% 和 29%。
引用
@article{arxiv.2503.05930,
title = {VersaSlot: Efficient Fine-grained FPGA Sharing with Big.Little Slots and Live Migration in FPGA Cluster},
author = {Jianfeng Gu and Hao Wang and Xiaorang Guo and Martin Schulz and Michael Gerndt},
journal= {arXiv preprint arXiv:2503.05930},
year = {2025}
}
备注
The paper has been accepted by ACM/IEEE DAC 2025