基于封装缩放的微型 chiplet：ESD保护与信号完整性的机会
硬件体系结构
2025-11-26 v2
摘要
先进封装技术的缩放为2.5D/3D异构集成(HI)提供了丰富的互连资源，从而支持构建具有更高能源效率的数据移动的大规模VLSI系统。然而，传统的输入/输出(I/O)电路，包括静电放电(ESD)保护和信号传输，引入了显著的面积开销。先前的研究确定了此开销是降低chiplet尺寸低于100 mm2的主要约束。本文从chiplet接口设计的角度重新审视了可靠性要求。通过 parasitic提取和强调集成电路(IC)的SPICE仿真程序，我们演示了在未来2.5D/3D封装技术中，ESD保护和chiplet间信号传输可以显著简化。这种简化反过来又为进一步的chiplet微型化和提高微型chiplet的可组合性和可重用性铺平了道路。
引用
@article{arxiv.2511.10760,
title = {Tiny Chiplets Enabled by Packaging Scaling: Opportunities in ESD Protection and Signal Integrity},
author = {Emad Haque and Pragnya Sudershan Nalla and Jeff Zhang and Sachin S. Sapatnekar and Chaitali Chakrabarti and Yu Cao},
journal= {arXiv preprint arXiv:2511.10760},
year = {2025}
}