带访问晶体管的无电容 DRAM 保持时间改进
介观与纳米尺度物理
2023-09-06 v1 信息论
math.IT
摘要
在本文中，我们提出一种基于无结（JL）/积累模式（AM）晶体管与访问晶体管（JL 与 JL/AM 晶体管串联）的无电容动态随机存取存储器（1TDRAM）单元。JL 晶体管克服了传统金属-氧化物-半导体（MOS）在纳米尺度下相关的超陡 p-n 结问题。访问晶体管（AT）用于减少泄漏，从而改善所提出无电容 DRAM 单元的保持时间（RT）与读出裕度（SM）。因此，所提出的 DRAM 单元在栅长（Lg）为 100nm 时实现了最大 SM 约 4.6 μA/μm 与 RT 约 6.5 s。此外，该拓扑在固定 AT 栅长下表现出更好的栅长可扩展性，并在 27 °C 与 85 °C 下对缩放至 10 nm 的栅长分别实现了约 100 ms 与约 10 ms 的 RT。
引用
@article{arxiv.1910.03907,
title = {Improvement in Retention Time of Capacitorless DRAM with Access Transistor},
author = {Md. Hasan Raza Ansari and Jawar Singh},
journal= {arXiv preprint arXiv:1910.03907},
year = {2023}
}