面向低泄漏与高电荷密度的晶圆级高-k SrTiO3 介电材料及理性阻挡层设计
材料科学
2026-01-07 v1
摘要
高-k 氧化物如 SrTiO3 承诺可实现大电容，但其介电响应常因泄漏电流受限于缩小带隙。我们表明，在 SrTiO3 beneath 引入薄阻挡层是一种简单且有效的抑制泄漏和提升电荷密度的方法。采用混合分子束真空沉积，我们在 Nb:SrTiO3、CaSnO3/Nb:SrTiO3 和 2 英寸 SiO2/p-Si 堆叠结构上生长均匀的 SrTiO3 薄膜，以直接比较不同阻挡层对器件行为的影响。实验证明，CaSnO3 和 SiO2 均可降低泄漏电流，但其中超宽带隙 SiO2 层使器件能够承受更高工作电压，实现室温下超过 cm 的电荷密度——相较于无阻挡层的器件提升了五倍以上。这种改进伴随可预测的权衡：SiO2 的较低介电常数降低了整体电容，使得其厚度成为重要的设计参数。综上，这些结果表明，合理的阻挡层工程——包括在 Si 上的晶圆级集成——为实现 SrTiO3 基介电器件的更高电荷密度提供了清晰的路径。
引用
@article{arxiv.2601.02619,
title = {Wafer-scale High-k SrTiO3 Dielectrics with Rational Barrier-layer Design for Low Leakage and High Charge Density},
author = {Majid Mohseni and Shivasheesh Varshney and Seung Gyo Jeong and Amber Walton and C. Daniel Frisbie and Bharat Jalan},
journal= {arXiv preprint arXiv:2601.02619},
year = {2026}
}
备注
20 pages, 4 figures