基于面对面晶圆键合技术的三维堆叠高性能商用微处理器的热分析

三维集成技术正在半导体行业中被广泛采用，以抵消二维缩放的限制与放缓。诸如亚 10 $\mu$m 节距的面对面晶圆键合等高密度三维集成技术，能够利用全部三个维度来设计 SoC 的新方式，例如将微处理器设计折叠到多个三维层上。然而，由于功率密度的普遍增加，在这种三维堆叠设计中重叠的热热点可能是一个挑战。在这项工作中，我们对基于 7nm 工艺技术的先进高性能乱序微处理器在签核质量物理设计实现上进行了详尽的热仿真研究。该微处理器的物理设计被划分并在两层三维堆叠配置中实现，逻辑块与存储器实例位于不同层（逻辑在存储器之上的三维）。热仿真模型根据采用相同 7nm 工艺技术制造的高性能基于 CPU 的二维 SoC 芯片的温度测量数据进行了校准。仿真并比较了不同三维配置在各种工作负载条件下的温度分布。我们发现，在不考虑热影响的情况下将微处理器设计三维堆叠，在最坏情况功率指示工作负载下，最高芯片温度可比其二维对应物高出至多 12{\\deg}C。这一温度升高将减少在需要节流之前可运行高功率工作负载的时间。然而，逻辑在存储器之上的划分式三维 CPU 实现可将该温升缓解一半，使得三维设计的温度仅比二维基线高 6$^\circ$C。我们得出结论：采用热感知设计划分与改进的冷却技术可以克服与三维堆叠相关的热挑战。