堆叠纳米线结构的成本建模与预测
新兴技术
2017-11-13 v2 硬件体系结构
摘要
为了通过三维集成在 2-D CMOS 之外继续缩放，任何新的三维 IC 技术必须在可缩放性、增强的功能性、密度、功耗、性能、成本和可靠性方面与 2-D CMOS 相当或更优。晶体管级三维集成在这方面最具潜力。最近，我们提出了一种基于堆叠水平纳米线的晶体管级三维集成方法，称为 SN3D [1][2]，其解决了缩放挑战，并在保持可控热分布的同时相对于 2-D CMOS 实现了巨大收益。在本文中，我们给出了 SN3D 的成本分析，并展示了与 2-D CMOS (2D)、传统的基于 TSV 的三维 (T3D) 和单片三维集成 (M3D) 的比较。在我们的成本模型中，我们捕捉了制造、电路密度、互连、键合和热量在确定裸片成本中的影响，并评估了成本随晶体管数量增加的缩放情况。由于 SN3D 是一种新的三维 IC 结构，基于我们提出的制造路径[1]，我们将制造步骤的复杂度假设为成本估算模型中的比例常数。我们的分析显示，与 2D、T3D 和 M3D 相比，SN3D 的面积分别减少 86%、72% 和 74%；互连分布和总互连长度减少 55%、43% 和 43%，这极大促成了成本分别降低 70%、67% 和 68%。
引用
@article{arxiv.1709.01965,
title = {Cost Modeling and Projection for Stacked Nanowire Fabric},
author = {Naveen Kumar Macha and Mostafizur Rahman},
journal= {arXiv preprint arXiv:1709.01965},
year = {2017}
}