堆叠你的芯片：押注 3D 集成以延续摩尔定律缩放
硬件体系结构
2020-05-25 v1 系统与控制
系统与控制
摘要
3D 集成，即利用并行或串行工艺堆叠集成电路层，随着摩尔定律缩放的放缓正快速被产业采纳。3D 堆叠在性能、功耗与成本方面具备潜在收益，但实际收益幅度取决于终端应用、技术选择与设计。本报告中，我们将讨论与 3D 设计相关的若干关键挑战，以及面向 3D 的设计如何要求我们打破微体系结构、电路/物理设计与制造工艺的传统壁垒，跨越抽象层级协同工作，以实现 3D 技术所承诺的收益。
引用
@article{arxiv.2005.10866,
title = {Stack up your chips: Betting on 3D integration to augment Moore's Law scaling},
author = {Saurabh Sinha and Xiaoqing Xu and Mudit Bhargava and Shidhartha Das and Brian Cline and Greg Yeric},
journal= {arXiv preprint arXiv:2005.10866},
year = {2020}
}
备注
5 pages, 6 Figures, invited talk at S3S conference held in San Jose, October 2019