混淆互连：低成本且鲁棒的全芯片版图伪装
密码学与安全
2020-03-25 v1
摘要
版图伪装可保护现代电路的知识产权。然而，大多数已有方案会带来过高的版图开销，并需要对有源器件制造工艺（即前段制程 FEOL）进行定制。因此，伪装通常仅被选择性地应用，这最终会削弱其鲁棒性。在此，我们提出一种低成本且通用的方案——全芯片伪装最终可无保留地实现。我们的方案基于通过对真实与虚拟金属线和通孔在设计时的处理来混淆互连，即后段制程（BEOL）。为此，我们实现了定制的、以 BEOL 为中心的混淆单元，并开发了使用工业工具的 CAD 流程。我们的方案可应用于任何设计与技术节点，而无需 FEOL 级修改。鉴于其以 BEOL 为中心的特性，我们主张将我们的方案与拆分制造结合使用，以进一步防范不可信代工厂。我们在物理级、通过 DRC 清理的版图层面对各种设计评估了我们的方案。与大多数已有方案相比，我们的方案成本显著降低。值得注意的是，对于完全伪装的版图，我们观测到平均功耗、性能与面积开销分别为 24.96%、19.06% 和 32.55%。我们针对与不可信 FEOL 代工厂（邻近攻击）和恶意终端用户（基于 SAT 的攻击）相关的威胁（攻击）进行了全面的安全性研究。一项经验性关键发现是，只有像我们这样的大规模伪装方案才能切实抵御强大的基于 SAT 的攻击。另一关键发现是，我们的方案阻碍了以布局为中心和以布线为中心的邻近攻击；对此类攻击，正确连接数分别降低 7.47 倍，复杂度分别增加 24.15 倍。
引用
@article{arxiv.2003.10830,
title = {Obfuscating the Interconnects: Low-Cost and Resilient Full-Chip Layout Camouflaging},
author = {Satwik Patnaik and Mohammed Ashraf and Ozgur Sinanoglu and Johann Knechtel},
journal= {arXiv preprint arXiv:2003.10830},
year = {2020}
}
备注
arXiv admin note: text overlap with arXiv:1711.05284