混淆互连：低成本且弹性的全芯片版图伪装

版图伪装（LC）是一种有前景的技术，用于保护芯片设计知识产权（IP）免受逆向工程。然而，多数已有工作因过高开销和/或局限于以 FEOL 为中心并需相应定制制造工艺而无法发挥 LC 的全部潜力。即便如此，多数现有技术只能合理应用于芯片的选定部分——我们认为这种“小规模或定制伪装”终将被规避，无论其底层技术如何。本工作中，我们提出一种低成本且通用的新型 LC 方案——全芯片 LC 最终可无保留地实现。我们的方案基于对互连（BEOL）的混淆；它可随时应用于任何设计而无需修改器件层（FEOL）。与拆分制造结合使用时，我们的方法是文献中首个能同时应对 FEOL 代工厂和终端用户均不可信的方案。我们在（DRC 干净的）版图层面实现并评估了我们的原语；与多数先前工作相比，我们的方案开销显著更低。当比较完全伪装与原始版图（即 100% LC）时，我们观测到平均功耗、性能和面积开销分别为 12%、30% 和 48%。此处我们还通过实证表明，大多数现有 LC 技术（以及我们的技术）只有在至少 50% 版图被伪装时才能对强大的 SAT 攻击提供适当弹性——仅大规模 LC 才实际安全。如前所述，我们的方法甚至能以可接受成本实现 100% LC。最后，我们还将我们的流程公开，使社区能够保护其敏感设计。