从 FPGA 到混淆型 eASIC：设计与安全性权衡
密码学与安全
2021-10-14 v3 硬件体系结构
摘要
与集成电路（IC）不可信制造相关的威胁众多：盗版、过量生产、逆向工程、硬件木马等。使用可重构元件（即如 FPGA 中的查找表）是一种已知的混淆技术。在极端情况下，当电路完全以 FPGA 实现时，不向对手泄露任何信息，但需付出面积、功耗与性能的高昂代价。在相反的极端，当同一电路以 ASIC 实现时，可获得一流性能但安全性受损。本文研究这两种之间的中间方案。我们的结果由一款自定义 CAD 工具支撑，该工具探索此 FPGA-ASIC 设计空间，并支持基于标准单元、灵活且与当前设计实践兼容的物理综合流程。给出了 65nm 商用工艺中混淆电路的版图，从图形与定量两方面展示了所达成的混淆。此外，我们的安全性分析揭示，为真正隐藏电路意图（不仅是其部分结构），混淆设计也须主要类似于 FPGA：仅可使少量逻辑静态化，以使对手仍不知晓电路功能。
引用
@article{arxiv.2110.05335,
title = {From FPGAs to Obfuscated eASICs: Design and Security Trade-offs},
author = {Zain Ul Abideen and Tiago Diadami Perez and Samuel Pagliarini},
journal= {arXiv preprint arXiv:2110.05335},
year = {2021}
}
备注
The results for the paper are given on the following link: https://github.com/Centre-for-Hardware-Security/eASIC