一种面向 eASIC 物理综合的基于 LUT 且具安全意识的 CAD 流程
密码学与安全
2022-07-13 v1 硬件体系结构
计算机科学中的逻辑
摘要
全球化的集成电路（IC）供应链伴随着诸多威胁，例如盗版、逆向工程、过量生产以及恶意逻辑植入。为缓解这些威胁，已有许多混淆方法被提出，以阻止对手完全理解 IC（或其部分）。在 IC 内部使用可重构元件是一种已知的混淆技术，既可作为粗粒度可重构模块（即 eFPGA），也可作为细粒度元件（即类 FPGA 查找表）。本文提出了一种基于 LUT 且仍与基于标准单元的物理综合流程兼容的、具有安全意识的 CAD 流程。更确切地说，我们的 CAD 流程探索 FPGA-ASIC 设计空间，并生成高度混淆的设计，其中仅有一小部分逻辑类似于 ASIC。因此，我们将这种专用方案称为“嵌入式 ASIC”（eASIC）。然而，即便是高度 LUT 主导的设计，我们提出的分解与引脚交换算法也能带来性能提升，使其达到原本只有 ASIC 才能实现的性能水平。在安全方面，我们开发了基于模板的新型攻击，并应用了已有的攻击，包括无预言机与基于预言机两类。我们的安全分析表明，对于 SHA-256 研究案例，其混淆率至少应为 45% 以抵御传统攻击，至少应为 80% 以抵御基于模板的攻击。当该 80% 混淆的 SHA-256 设计被物理实现时，在 65nm 商用工艺下达到了 368MHz 的显著频率，而其 FPGA 实现（在更先进工艺下）仅达到 77MHz。
引用
@article{arxiv.2207.05413,
title = {A Security-aware and LUT-based CAD Flow for the Physical Synthesis of eASICs},
author = {Zain UlAbideen and Tiago Diadami Perez and Mayler Martins and Samuel Pagliarini},
journal= {arXiv preprint arXiv:2207.05413},
year = {2022}
}