极化调整卷积（PAC）码 Fano 译码器的硬件实现
信息论
2021-06-30 v3 硬件体系结构
math.IT
摘要
本简报提出了一种用于极化调整卷积（PAC）码 Fano 译码的硬件实现架构。该架构使用了一种专用于 PAC 码的新型分支度量单元。所提出的译码器在 FPGA 上进行了测试，并使用 TSMC 28 nm 0.72 V 库在 ASIC 上评估了其性能。对于码块长度 128 和码率 1/2，该译码器可工作于 500 MHz 时钟频率，并在 3.5 dB 信噪比下达到 38 Mb/s 的平均信息吞吐量。
引用
@article{arxiv.2011.09819,
title = {Hardware Implementation of Fano Decoder for Polarization-adjusted Convolutional (PAC) Codes},
author = {Amir Mozammel},
journal= {arXiv preprint arXiv:2011.09819},
year = {2021}
}