PolarBear：一款用于极化码译码的28纳米FD-SOI ASIC
硬件体系结构
2017-09-05 v2 信息论
math.IT
摘要
极化码是最近提出的一类分组码，可证明达到各种通信信道的容量。它们因能以低复杂度的编码和译码算法实现这一点，并具有显式构造而备受关注。它们最近被纳入5G通信标准，只会激发更多研究。然而，目前仅制造了少数几款包含极化码译码器的ASIC，且无一实现基于列表的译码算法。本文展示了一款已制造的28纳米CMOS芯片的ASIC测量结果，该芯片实现了两种不同的译码器：第一种译码器专为纠错性能和灵活性而设计。它支持任意码率以及三种不同的译码算法：逐次消除（SC）、SC翻转和SC列表（SCL）。该灵活译码器还能译码非系统化和系统化极化码。第二种译码器以速度和能效为目标。我们展示了首个经硅验证的SCL译码器的测量结果，其编码吞吐量显示为306.8 Mbps，延迟为3.34微秒，在721 MHz时钟频率和1.3 V电源电压下，每比特能耗为418.3 pJ/bit。在更适中的308 MHz时钟频率、较低的130.9 Mbps吞吐量和0.9 V的降低电源电压下，每比特能耗降至178.1 pJ/bit。对于其他两种工作模式，每比特能耗显示约为95 pJ/bit。灵活性较低的高吞吐量展开式译码器在451 MHz下可实现9.2 Gbps的编码吞吐量和628纳秒的延迟，测得的每比特能耗为1.15 pJ/bit。
引用
@article{arxiv.1708.09603,
title = {PolarBear: A 28-nm FD-SOI ASIC for Decoding of Polar Codes},
author = {Pascal Giard and Alexios Balatsoukas-Stimming and Thomas Christoph Müller and Andrea Bonetti and Claude Thibeault and Warren J. Gross and Philippe Flatresse and Andreas Burg},
journal= {arXiv preprint arXiv:1708.09603},
year = {2017}
}
备注
12 pages, 12 figures, 5 tables, to appear in IEEE Journal on Emerging and Selected Topics in Circuits and Systems