极化码列表 SC 译码的硬件架构
信息论
2014-02-28 v3 硬件体系结构
math.IT
摘要
我们提出了一种用于极化码列表 SC 译码的硬件架构和算法改进。具体而言，我们展示了如何完全避免似然值的复制，这是列表 SC 译码中算法上最繁琐的部分。该硬件架构针对块长 N = 1024 比特和列表大小 L = 2, 4，使用 UMC 90nm VLSI 技术进行了综合。所得译码器在 459 MHz 频率下可实现 181 Mbps 的编码吞吐量。
引用
@article{arxiv.1303.7127,
title = {Hardware Architecture for List SC Decoding of Polar Codes},
author = {A. Balatsoukas-Stimming and A. J. Raymond and W. J. Gross and A. Burg},
journal= {arXiv preprint arXiv:1303.7127},
year = {2014}
}