ERSFQ 8 位并行算术逻辑单元
硬件体系结构
2019-05-01 v2
摘要
我们设计并测试了一个并行 8 位 ERSFQ 算术逻辑单元 (ALU)。该 ALU 设计采用波流水线指令执行，并具有模块化位片架构，可轻易扩展至任意位数并适配电流回收。与异步指令传播同步的进位信号提供了 ALU 的波流水线操作。ALU 指令集由 14 条算术和逻辑指令组成。其设计并在 10-kA/cm2 工艺下仿真了高达 10 GHz 时钟频率的操作。该 ALU 嵌入基于移位寄存器的高频测试台中，带有片上时钟发生器，以便对所有可能操作数进行全面高频测试。该 8 位 ERSFQ ALU 包含 6840 个约瑟夫森结，采用 MIT Lincoln Lab 10-kA/cm2 SFQ5ee 工艺制造，该工艺具有八层 Nb 布线层以及 ERSFQ 技术所需的高动力学电感层。我们评估了所有指令及各种操作数在低频与高频时钟下的偏置容限。在低频下，观察到时钟及所有指令通过 ALU 传播，偏置容限分别为 +/-11% 和 +/-9%。同样在低速下，ALU 在所有算术和逻辑指令上表现出正确功能，偏置容限为 +/-6%。我们测试了该 8 位 ALU 在所有指令下高达 2.8 GHz 的时钟频率。
引用
@article{arxiv.1902.09500,
title = {ERSFQ 8-bit Parallel Arithmetic Logic Unit},
author = {A. F. Kirichenko and I. V. Vernik and M. Y. Kamkar and J. Walter and M. Miller and L. R. Albu and O. A. Mukhanov},
journal= {arXiv preprint arXiv:1902.09500},
year = {2019}
}
备注
7 pages, 10 figures, 2 tables, 41 references. Presented at Applied Superconductivity Conference 2018 (ASC 2018), Oct. 28 - Nov. 2, 2018, Seattle, WA, USA. Paper 1EOr1C-06