低温FET的工程化：解决短沟道效应及界面陷阱在2 K温度下的影响

本文展示了利用实验校准的TCAD框架设计和评估低温体FET的方法，该框架整合了二维静电学和界面陷阱效应，温度范围从$T = 2$ K到300 K。对于28 nm节点器件，在$T = 2$ K时载流子输运以弹道为主，随温度升高变为准弹道。在低温下，更高的界面陷阱密度会增大有效阈值电压并抑制亚阈值导通。然而，当调整ON态偏压以补偿陷阱引起的$V_t$偏移时，发现界面陷阱会恶化$I_{\mathrm{ON}}/I_{\mathrm{OFF}}$，同时降低亚阈值摆幅（SS）并降低各温度下的迁移率。陷阱分布的空间标准差$\sigma$调节这些行为：高度局域化的陷阱（$\sigma \sim 1$--$2$ nm）会加剧短沟道效应（SCEs），而较宽、近乎均匀的分布（$\sigma \ge 50$ nm）会抬升整个势垒并抑制SCEs，直至$\sigma \to L_g$时达到饱和。TCAD预测与4.2 K、77 K和300 K的实验数据吻合良好，为优化低温CMOS技术节点的$I_{\mathrm{ON}}/I_{\mathrm{OFF}}$、SS、迁移率和DIBL提供了设计指南。