器件设计对Si/SiO$_2$单电子器件中电荷偏移漂移的影响
应用物理
2018-11-14 v1 介观与纳米尺度物理
量子物理
摘要
我们测量了带与不带整体多晶硅顶栅的Si/SiO单电子器件（SEDs）的低频时间不稳定性，即电荷偏移漂移。我们发现带多晶硅顶栅的SEDs具有显著更少的电荷偏移漂移，表现出更少的孤立跳变，且围绕稳定均值的波动减小为原来的二分之一。观测到的减小可由缺陷与量子点之间互电容的静电减小以及顶栅导致的缺陷总电容的增加来解释。这些结果偏离了公认的理解——即SEDs中的电荷偏移漂移水平由本征材料性质决定，从而迫使人们也将器件设计纳入考量。我们期望这些结果对于开发从量子信息到计量学或任何面临电荷噪声或器件可集成性挑战的应用中的SEDs具有重要意义。
引用
@article{arxiv.1807.04342,
title = {Effect of device design on charge offset drift in Si/SiO$_2$ single electron devices},
author = {Binhui Hu and Erick D. Ochoa and Daniel Sanchez and Justin K. Perron and Neil M. Zimmerman and M. D. Stewart},
journal= {arXiv preprint arXiv:1807.04342},
year = {2018}
}
备注
6 pages, 4 figures, with supplementary material