ARIANNA：面向晶圆定制与eFPGA删改的自动设计流程
密码学与安全
2025-06-03 v1
摘要
在现代全球集成电路（IC）供应链中，保护知识产权（IP）是一项复杂的挑战，且很难在IP流失风险与防盗对策增加的成本之间取得平衡。使用嵌入式可配置逻辑使得设计者能够向无法访问配置串（比特流）的各方完全隐藏所选设计部分的功能。然而，删改方案的设计空间非常庞大，且在选作删改的部分与可配置嵌入式逻辑的配置之间存在权衡。我们提出ARIANNA，一个在所有阶段为设计者提供辅助的完整流程，从选择要隐藏的逻辑到为用于隐藏该逻辑的可配置逻辑定制专用晶圆。我们对所考虑的晶圆进行了安全性评估，并为新颖的专用晶圆流程引入了两种启发式算法。我们将这些启发式算法与穷举方法进行了对比评估。我们还使用一组基准对完整流程进行了评估。结果表明，使用ARIANNA定制删改晶圆，与先前工作中提出的“一刀切”晶圆相比，开销最多降低3.3倍，eFPGA晶圆利用率提高4倍。
引用
@article{arxiv.2506.00857,
title = {ARIANNA: An Automatic Design Flow for Fabric Customization and eFPGA Redaction},
author = {Luca Collini and Jitendra Bhandari and Chiara Muscari Tomajoli and Abdul Khader Thalakkattu Moosa and Benjamin Tan and Xifan Tang and Pierre-Emmanuel Gaillardon and Ramesh Karri and Christian Pilato},
journal= {arXiv preprint arXiv:2506.00857},
year = {2025}
}