部分三进制全加器在三进制算术单元中的适用性
硬件体系结构
2019-02-20 v1
摘要
本文探讨在加法器、减法器和乘法器的算术模块中，输入变量可独立为‘0’、‘1’或‘2’的完整三进制全加器是否不可或缺。我们的研究表明，上述算术单元均不需要完整三进制全加器。相反，它们可通过部分三进制全加器来设计，其后者的输入进位永远不会为‘2’。此外，本文提出了一些新的三进制压缩器，且无需完整三进制全加器。使用部分三进制全加器有助于电路设计者简化其设计，尤其在晶体管级。
引用
@article{arxiv.1902.06742,
title = {Applicability of Partial Ternary Full Adder in Ternary Arithmetic Units},
author = {Aida Ghorbani Asibelagh and Reza Faghih Mirzaee},
journal= {arXiv preprint arXiv:1902.06742},
year = {2019}
}
备注
11 pages, 5 figures, 5 tables