VeriLoC: 基于Verilog代码的线级硬件设计质量预测
硬件体系结构
2025-07-01 v2 人工智能
摘要
现代芯片设计复杂且迫切需要从Verilog代码（硬件设计常用编程语言）直接预测诸如时序和路由拥堵等关键设计质量指标。尤其重要却又极其复杂的是预测导致时序违例或下游路由拥堵的单个代码行。先前的工作尝试将Verilog转换为中间图表示，并结合LLM嵌入及其他特征来预测模块级质量，但未考虑行级质量预测。我们提出VeriLoC，是首个在Verilog代码水平同时进行行级和模块级质量预测的方法。为此，VeriLoC利用最新的Verilog代码生成LLM提取局部行级和模块级嵌入，并在拼接后的嵌入上训练下游分类器/回归器。VeriLoC在行级拥堵和时序预测方实现了0.86-0.95的高F1分数，将SOTA方法的平均绝对百分比误差从14%-18%降低至仅4%。我们认为VeriLoC的嵌入及本工作所获洞见对于其他预测和优化任务也将具有价值。
引用
@article{arxiv.2506.07239,
title = {VeriLoC: Line-of-Code Level Prediction of Hardware Design Quality from Verilog Code},
author = {Raghu Vamshi Hemadri and Jitendra Bhandari and Andre Nakkab and Johann Knechtel and Badri P Gopalan and Ramesh Narayanaswamy and Ramesh Karri and Siddharth Garg},
journal= {arXiv preprint arXiv:2506.07239},
year = {2025}
}