VerilogLAVD：基于大语言模型辅助规则生成的 Verilog 漏洞检测
密码学与安全
2025-08-22 v3 人工智能
摘要
在早期设计阶段及时发现硬件漏洞对于降低修复成本至关重要。现有的早期检测技术通常需要专业的安全知识，限制了其易用性。近期研究探索了使用大语言模型（LLMs）进行 Verilog 漏洞检测。然而，大语言模型难以捕捉 Verilog 代码中的结构，导致检测结果不一致。为此，我们提出了 VerilogLAVD，这是首个用于 Verilog 漏洞检测的大语言模型辅助图遍历规则生成方法。我们的方法引入了 Verilog 属性图（VeriPG），这是一种 Verilog 代码的统一表示。它结合了从抽象语法树（AST）提取的语法特征与从控制流和数据依赖图导出的语义信息。我们利用大语言模型从通用弱点枚举（CWE）描述中生成基于 VeriPG 的检测规则。这些规则指导规则执行器遍历 VeriPG 以查找潜在漏洞。为评估 VerilogLAVD，我们构建了一个从开源仓库和合成数据中收集的数据集。在我们对包含 12 种 CWE 类型的 77 个 Verilog 设计进行的实证评估中，VerilogLAVD 达到了 0.54 的 F1 分数。与仅使用大语言模型和使用外部知识的大语言模型基线相比，VerilogLAVD 的 F1 分数分别提高了 0.31 和 0.27。
引用
@article{arxiv.2508.13092,
title = {VerilogLAVD: LLM-Aided Rule Generation for Vulnerability Detection in Verilog},
author = {Xiang Long and Yingjie Xia and Xiyuan Chen and Li Kuang},
journal= {arXiv preprint arXiv:2508.13092},
year = {2025}
}