面向设计与验证自动化的 Verilog 自动补全深度学习框架
机器学习
2023-06-08 v2 软件工程
摘要
创新的电子设计自动化（EDA）方案对于满足日益复杂的电子器件的设计需求十分重要。Verilog 作为一种硬件描述语言，广泛用于数字电路的设计与验证，并使用特定的 EDA 工具进行综合。然而，编写代码是一项重复且耗时的任务。本文主要提出一种用于训练 Verilog 自动补全模型的新型深度学习框架，其次提出一个从开源仓库获取的 Verilog 文件与代码片段数据集。该框架将基于通用编程语言数据预训练的模型进行集成，并在为类似目标下游任务而整理的数据集上微调。通过比较在使用所提出 Verilog 数据集不同子集训练的不同预训练模型并采用多种评估指标，验证了该方法。这些实验表明，与从头训练的模型相比，所提框架的 BLEU、ROUGE-L 和 chrF 分数分别提高了 9.5%、6.7% 和 6.9%。代码与数据发布于：https://github.com/99EnriqueD/verilog_autocompletion 。
引用
@article{arxiv.2304.13840,
title = {A Deep Learning Framework for Verilog Autocompletion Towards Design and Verification Automation},
author = {Enrique Dehaerne and Bappaditya Dey and Sandip Halder and Stefan De Gendt},
journal= {arXiv preprint arXiv:2304.13840},
year = {2023}
}
备注
Updated text to correct language errors and added a link to supplementary code and data (https://github.com/99EnriqueD/verilog_autocompletion). 6 pages, 3 figures, 4 tables. To be presented as a WIP poster at DAC 2023