VeriMind：用于自动化Verilog生成的代理式LLM及新型评估指标
硬件体系结构
2025-04-17 v3 人工智能
机器学习
编程语言
摘要
设计Verilog模块需要严格注意正确性、效率以及设计规范的遵循情况。然而，手动编写Verilog代码仍是一项复杂且耗时的任务，需具备专业知识并进行迭代优化。利用大语言模型(LLM)及其结构化文本生成能力的最新进展，我们提出了VeriMind——一种用于Verilog代码生成的agentic LLM框架，显著自动化和优化了合成过程。不同于传统LLM代码生成器，VeriMind采用结构化推理方法：给定用户提供的描述设计需求的提示后，系统首先制定详细的推理过程，再生成最终的Verilog代码。这种多步骤方法提高了可解释性、准确性和硬件设计的适应性。此外，我们引入了一种新型评估指标-pass@ARC——将传统pass@k measure与平均迭代 refinement 周期(ARC)结合，用于捕捉成功率和迭代优化效率。在多样化硬件设计任务上的实验结果表明，我们的方法在pass@k指标上提升最高达，在pass@ARC指标上提升最高达。这些发现凸显了agentic LLM在自动化硬件设计、RTL开发和数字系统综合中的变革性潜力。
引用
@article{arxiv.2503.16514,
title = {VeriMind: Agentic LLM for Automated Verilog Generation with a Novel Evaluation Metric},
author = {Bardia Nadimi and Ghali Omar Boutaib and Hao Zheng},
journal= {arXiv preprint arXiv:2503.16514},
year = {2025}
}