面向基站芯片：基于RISC-V的无线通信硬件加速
信号处理
2025-06-10 v1
摘要
5G演进及6G无线通信系统的出现对前端和处理电路的计算能力和功耗提出更高要求。此外，人工智能（AI）/机器学习（ML）在无线接入网络（RAN）中的融合引入了更高的计算需求和更严格的低延迟要求，以满足训练和推理需求。基站芯片（BSoC）概念通过将信号处理、神经网络计算和网络管理功能集成到单芯片中，以满足上述需求。这一新型计算平台依赖于精细的硬件/软件协同设计，以优化性能、功率效率和可扩展性，实现紧凑且灵活、智能的基站解决方案，以适应下一代无线网络。本研究旨在在最先进的RISC-V向量数字信号处理器（DSP）上高效实现传统的信道估计（CE）、大规模多输入多输出（mMIMO）和波束赋形内核，以充分利用数据级并行性（DLP）。此外，探索如何将RISC-V向量扩展（RVV）与自定义指令结合使用，以有效满足低物理层（PHY）内核的吞吐量和延迟要求。
引用
@article{arxiv.2506.07873,
title = {Towards a Base-Station-on-Chip: RISC-V Hardware Acceleration for wireless communication},
author = {Javier Acevedo and Frank H. P. Fitzek},
journal= {arXiv preprint arXiv:2506.07873},
year = {2025}
}
备注
RISC-V Summit Europe, Paris, 12-15th May 2025